淘豆網
1/20
文檔分類:高等教育 > 實驗設計

EDA實驗報告.doc


下載后只包含 1 個 DOC 格式的文檔,沒有任何的圖紙或源代碼,查看文件列表

特別說明:文檔預覽什么樣,下載就是什么樣。

0/100
您的瀏覽器不支持進度條
下載所得到的文件列表
EDA實驗報告.doc
文檔介紹:
--------------------------校驗:_____________-----------------------日期:_____________EDA實驗報告EDA實驗報告實驗一:組合電路的設計Mux21a實體Mux21a結構體實驗內容是對2選1多路選擇器VHDL設計,它的程序如下:ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;BEGIN d<=aAND(NOTS); e<=bANDs; y<=dORe;ENDARCHITECTUREone;Mux21a仿真波形圖以上便是2選1多路選擇器的VHDL完整描述,即可以看成一個元件mux21a。mux21a實體是描述對應的邏輯圖或者器件圖,圖中a和b分別是兩個數據輸入端的端口名,s為通道選擇控制信號輸入端的端口名,y為輸出端的端口名。Mux21a結構體可以看成是元件的內部電路圖。最后是對仿真得出的mux21a仿真波形圖。實驗二:時序電路的設計實驗內容D觸發器的VHDL語言描述,它的程序如下:LIBRARYIEEE;D觸發器ENTITYDFF1ISPORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFDFF1ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ<=D;ENDIF;ENDPROCESS;ENDbhv;D觸發器的仿真波形圖最簡單并最具代表性的時序電路是D觸發器,它是現代可編程ASIC設計中最基本的時序元件和底層元件。D觸發器的描述包含了VHDL對時序電路的最基本和典型的表達方式,同時也包含了VHDL中許多最具特色的語言現象。D觸發器元件如上圖所示,其在max+plus2的仿真得出上面的波形實驗三:設計含異步清零和同步時鐘使能的加法計數器實驗內容一個帶有異步復位和同步時鐘使能的十進制加法計數器,它的程序如下:LIBRARYIEEE;T10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);T10;T10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHERS=>'0');--計數器異步復位ELSIFCLK'EVENTANDCLK='1'THEN--檢測時鐘上升沿IFEN='1'THEN--檢測是否允許計算(同步使能)IFCQI<9THENCQI:=CQI+1;--允許計數,檢測是否小于9ELSECQI:=(OTHERS=>'0');--大于9,計數值清零ENDIF;ENDIF;ENDIF;IFCQI=9THENCOUT<='1';--計數大于9,輸出進位信號ELSECOUT<='0';ENDIF;CQ<=CQI;--將計數值向端口輸出ENDPROCESS;ENDbehav;加法計數器的工作時序程序說明RST是異步清信號,高電平有效;CLK是鎖存信號;D[3..0]是4位數據輸入端。當EN為'1'時,多路選擇器將加1器的輸出值加載于鎖存器的數據端;當EN為'0'時將"0000"加載于鎖存器.實驗四:用原圖輸入法設計8位全加器實驗內容:完成半加器和全加器的設計。實驗目的:熟悉利用max+plus2的原理圖輸入方法設計簡單組合電路,掌握層次化設計的方法。半加器的原理圖如下半加器的時序仿真波形如下:將半加器的原理圖選擇File中的CreateDefaultSymbol項,此時即將當前文件變成了一個包裝好的單一元件,并被放置在工程路徑指定的目錄中以備后用。H_adder一位全加器的VHDL描述,它的電路圖如下1位全加器的時序仿真波形如下一位全加器可以由兩個半加器和一個或門連接而成。8位全加器設計原理圖八位全加器的波形仿真如上圖實驗五:用原理圖輸入法設計較復雜數字系統實驗目的:熟悉原理圖輸入法中74系列等宏功能元件的使用方法,掌握更復雜的原理圖層次化設技術和數字系統設計方法。實驗內容:完成2位十進制頻率計的設計,并進行仿真測試,給出仿真波形。實驗原理圖:時序仿真波形圖:實驗分析:T_EN高電平時允許計數,低電平時禁止計數。仿真波形顯示,當CNT_EN為高電平時允許conter8對F_IN計數,低電平時conter8停止計數,由鎖存信號LOCK發出的脈沖,將conter8中的二個4位十進制數鎖存進74374中,并由74374分高低位通過總線 內容來自淘豆網www.mmzffe.live轉載請標明出處.
彩票方案